充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法

• 資料種別: 記事
• タイトル: 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法
• 著者・編者: 飯塚 哲也; 池田 誠; 浅田 邦博
• シリーズタイトル: デザインガイア2004--VLSI設計の新しい大地を考える研究会
• 著者標目: 飯塚 哲也; 池田 誠; 浅田 邦博
• タイトル（掲載誌）: 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
• 巻号年月日等（掲載誌）: 104(478) 2004.12.2
• 掲載巻: 104
• 掲載号: 478
• 掲載ページ: 1～6
• 掲載年月日（W3CDTF）: 2004-12-02
• ISSN（掲載誌）: 0913-5685
• ISSN-L（掲載誌）: 0913-5685
• 出版事項（掲載誌）: 東京 : 電子情報通信学会
• 出版地（国名コード）: JP
• 本文の言語コード: jpn
• 件名標目: レイアウト高速生成; 回路分割; CMOS logic cell; high-speed layout synthesis; circuit partitioning; Boolean Satisfiability
• NDLC: ZN33
• 対象利用者: 一般
• レポート番号（雑誌記事）: VLD2004-61
• 所蔵機関: 国立国会図書館
• 請求記号: Z16-940
• 連携機関・データベース: 国立国会図書館 : 国立国会図書館雑誌記事索引; https://ndlsearch.ndl.go.jp
• 書誌ID（NDLBibID）: 7222107; http://id.ndl.go.jp/bib/7222107
• 整理区分コード: 632