配線層数の乗算器の回路面積への影響について

• 資料種別: 記事
• タイトル: 配線層数の乗算器の回路面積への影響について
• 著者・編者: 川島 裕崇; 高木 直史; 高木 一義
• シリーズタイトル: VLSI設計技術
• 著者標目: 川島 裕崇; 高木 直史; 高木 一義
• 並列タイトル等: Effect of the number of wiring layers on the chip area of multipliers
• タイトル（掲載誌）: 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
• 巻号年月日等（掲載誌）: 106(549) 2007.3.9
• 掲載巻: 106
• 掲載号: 549
• 掲載ページ: 7～11
• 掲載年月日（W3CDTF）: 2007-03-09
• ISSN（掲載誌）: 0913-5685
• ISSN-L（掲載誌）: 0913-5685
• 出版事項（掲載誌）: 東京 : 電子情報通信学会
• 出版地（国名コード）: JP
• 本文の言語コード: jpn
• 件名標目: 乗算器; 多層配線; 配線層; 回路面積; multiplier; multilayer interconnection; wiring layer; circuit area
• NDLC: ZN33
• 対象利用者: 一般
• レポート番号（雑誌記事）: VLD2006-141
• 所蔵機関: 国立国会図書館
• 請求記号: Z16-940
• 連携機関・データベース: 国立国会図書館 : 国立国会図書館雑誌記事索引; https://ndlsearch.ndl.go.jp
• 書誌ID（NDLBibID）: 8706622; http://id.ndl.go.jp/bib/8706622
• 整理区分コード: 632