レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサアーキテクチャ (信号処理)

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レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサアーキテクチャ

(信号処理)

Call No. (NDL)
Z16-940
Bibliographic ID of National Diet Library
023389242
Material type
記事
Author
藤岡 与周ほか
Publisher
東京 : 電子情報通信学会
Publication date
2011-10
Material Format
Paper
Journal name
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 111(257):2011.10.24・25
Publication Page
p.13-18
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Bibliographic Record

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Paper

Material Type
記事
Author/Editor
藤岡 与周
瀧沢 翔
亀山 充隆
Series Title
Alternative Title
Architecture of a Dynamically Reconfigurable VLSI Processor Based on Register-Transfer-Level Packet Transfer
Periodical title
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
No. or year of volume/issue
111(257):2011.10.24・25
Volume
111
Issue
257