CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法 (VLSI設計技術)

Icons representing 記事

CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法

(VLSI設計技術)

Call No. (NDL)
Z16-940
Bibliographic ID of National Diet Library
025635323
Material type
記事
Author
松永 裕介
Publisher
東京 : 電子情報通信学会
Publication date
2014-07
Material Format
Paper
Journal name
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(123):2014.7.9-11
Publication Page
p.201-206
View All

Bibliographic Record

You can check the details of this material, its authority (keywords that refer to materials on the same subject, author's name, etc.), etc.

Paper

Material Type
記事
Author/Editor
松永 裕介
Series Title
Author Heading
Alternative Title
Accelerating Boolean Matching of LUT-based Circuits using CEGAR method
Periodical title
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
No. or year of volume/issue
114(123):2014.7.9-11
Volume
114
Issue
123