高位設計言語で複雑な回路もらくらく設計新世代のESL合成ソリューションBluespec System Verilogのすすめ (特集 HDLをごりごり書かずにSoCやFPGAが設計できる! 複雑化する回路設計にC言語やUMLで反撃! ; 高位合成ツール活用編)

高位設計言語で複雑な回路もらくらく設計新世代のESL合成ソリューションBluespec System Verilogのすすめ

(特集 HDLをごりごり書かずにSoCやFPGAが設計できる! 複雑化する回路設計にC言語やUMLで反撃! ; 高位合成ツール活用編)

Journal name: インターフェース = Interface : コンピュータ・サイエンス&テクノロジ専門誌 37(2) (通号 404) 2011.2

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Material Type: 記事
Title: 高位設計言語で複雑な回路もらくらく設計新世代のESL合成ソリューションBluespec System Verilogのすすめ
Author/Editor: 三好健文
Series Title: 特集 HDLをごりごり書かずにSoCやFPGAが設計できる! 複雑化する回路設計にC言語やUMLで反撃! ; 高位合成ツール活用編
Author Heading: 三好健文
Alternative Title: Easily designing complex logics using high level design language: The bluespec system verilog: an ESL synthesis solution in the next generation
Periodical title: インターフェース = Interface : コンピュータ・サイエンス&テクノロジ専門誌
No. or year of volume/issue: 37(2) (通号 404) 2011.2
Volume: 37
Issue: 2
Sequential issue number: 404
Pages: 73～83
Publication date of volume/issue (W3CDTF): 2011-02
ISSN (Periodical Title): 0387-9569
ISSN-L (Periodical Title): 0387-9569
Publication (Periodical Title): 東京 : CQ出版社
Place of Publication (Country Code): JP
Text Language Code: jpn
Subject Heading: Bluespec System Verilog
高位合成言語
NDLC: ZM13
Target Audience: 一般
Holding library: 国立国会図書館
Call No.: Z14-762
Data Provider (Database): 国立国会図書館 : 国立国会図書館雑誌記事索引
https://ndlsearch.ndl.go.jp
Bibliographic ID (NDL): 10946659
http://id.ndl.go.jp/bib/10946659
Bibliographic Record Category (NDL): 632