システム設計レベルにおける回路の性質検証のための整数データを処理可能なCTLモデル検査法の提案と実装 (システムLSI設計技術研究報告)

システム設計レベルにおける回路の性質検証のための整数データを処理可能なCTLモデル検査法の提案と実装

(システムLSI設計技術研究報告)

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Material Type: 記事
Title: システム設計レベルにおける回路の性質検証のための整数データを処理可能なCTLモデル検査法の提案と実装
Author/Editor: 佐藤友哉
北道淳司
東野輝夫
Series Title: システムLSI設計技術研究報告
Author Heading: 佐藤友哉
北道淳司
東野輝夫
Periodical title: 情報処理学会研究報告 = IPSJ SIG technical reports
No. or year of volume/issue: 2000(79) 2000.9.7・8
Volume: 2000
Issue: 79
Pages: 17～24
Publication date of volume/issue (W3CDTF): 2000-09
ISSN (Periodical Title): 0919-6072
ISSN-L (Periodical Title): 0919-6072
Publication (Periodical Title): 東京 : 情報処理学会
Place of Publication (Country Code): JP
Text Language Code: jpn
Subject Heading: プレスブルガー算術
拡張有限状態機械
System Design Level
CTL Model Checking
Presburger Arithmetic
Extended Finite State Machine
NDLC: ZM13
Target Audience: 一般
Report No. (Article): 2000-SLDM-97-3
Holding library: 国立国会図書館
Call No.: Z14-1121
Data Provider (Database): 国立国会図書館 : 国立国会図書館雑誌記事索引
https://ndlsearch.ndl.go.jp
Bibliographic ID (NDL): 5740908
http://id.ndl.go.jp/bib/5740908
Bibliographic Record Category (NDL): 632