状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成 (デザインガイア2003--VLSI設計の新しい大地を考える研究会)

状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成

(デザインガイア2003--VLSI設計の新しい大地を考える研究会)

Journal name: 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 103(478) 2003.11.28

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Material Type: 記事
Title: 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成
Author/Editor: 佐野広和
四柳浩之
橋爪正樹他
Series Title: デザインガイア2003--VLSI設計の新しい大地を考える研究会
Author Heading: 佐野広和
四柳浩之
橋爪正樹
Periodical title: 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
No. or year of volume/issue: 103(478) 2003.11.28
Volume: 103
Issue: 478
Pages: 1～6
Publication date of volume/issue (W3CDTF): 2003-11-28
ISSN (Periodical Title): 0913-5685
ISSN-L (Periodical Title): 0913-5685
Publication (Periodical Title): 東京 : 電子情報通信学会
Place of Publication (Country Code): JP
Text Language Code: jpn
Subject Heading: state partitioning
logic simulation
test generate
sequential circuit
NDLC: ZN33
Target Audience: 一般
Report No. (Article): ICD2003-140
Holding library: 国立国会図書館
Call No.: Z16-940
Data Provider (Database): 国立国会図書館 : 国立国会図書館雑誌記事索引
https://ndlsearch.ndl.go.jp
Bibliographic ID (NDL): 6796910
http://id.ndl.go.jp/bib/6796910
Bibliographic Record Category (NDL): 632