CMOSプロセスにおけるゲート遅延ばらつき測定回路の提案

• Material Type: 文書・図像類
• Title: CMOSプロセスにおけるゲート遅延ばらつき測定回路の提案
• Author/Editor: 坂本, 良太; 室山, 真徳; 樽見, 幸祐; 安浦, 寛人
• Author Heading: 坂本, 良太; 室山, 真徳; 樽見, 幸祐; 安浦, 寛人
• Publication, Distribution, etc.: 電子情報通信学会ICD研究会
• Publication Date: 2005-08
• Publication Date (W3CDTF): 2005-08
• Alternative Title: A Digital Detector Design For Measuring Gate-Delay Variation
• Periodical title: 電子情報通信学会技術研究報告, ICD2005-70
• No. or year of volume/issue: 105 234
• Volume: 105
• Issue: 234
• Pages: 19-23
• Text Language Code: jpn
• Subject Heading: ゲート遅延; Deep Sub-Micron; ばらつき測定回路; CMOS; gate-delay; Variation Measuring Circuit
• Target Audience: 一般
• Access Restrictions: インターネット公開
• Related Material: 電子情報通信学会技術研究報告, ICD2005-70 || 105(234) || p19-23; IEICE Technical Report, ICD2005-70 || 105(234) || p19-23; http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
• Data Provider (Database): 国立情報学研究所 : 学術機関リポジトリデータベース（IRDB）（機関リポジトリ）; https://irdb.nii.ac.jp
• Original Data Provider (Database): 九州大学 : 九州大学学術情報リポジトリ

• Summary, etc.: 近年，製造ばらつきに起因する遅延時間のばらつきが顕著になっている．遅延時間のばらつきは歩留りを 低下させるため，それに対処する方法が必要である．また逆に，遅延時間のばらつき自体を積極的に活用する方法な ども提案されている．したがって基礎データの取得およびばらつきの利用のためには，ばらつきを測定・検出...