タイミング違反を利用するマイクロアーキテクチャの演算器における遅延を考慮した評価

• Material Type: 文書・図像類
• Title: タイミング違反を利用するマイクロアーキテクチャの演算器における遅延を考慮した評価
• Author/Editor: 国武, 勇次; 千代延, 昭宏; 田中, 康一郎; 佐藤, 寿倫
• Author Heading: 国武, 勇次; 千代延, 昭宏; 田中, 康一郎; 佐藤, 寿倫
• Publication, Distribution, etc.: 情報処理学会
• Publication Date: 2006-06
• Publication Date (W3CDTF): 2006-06
• Alternative Title: Considering Circuit Delay in Adders on Evaluation of Constructive Timing Violation
• Periodical title: 研究報告ARC
• No. or year of volume/issue: 2006 62
• Volume: 2006
• Issue: 62
• Pages: 43-48
• Text Language Code: jpn
• Subject Heading: 性能ばらつき; 回路遅延; シミュレーション; 典型値指向設計手法; Performance variations; Circuit delay; Simulations; Typical-case design methodologies
• Target Audience: 一般
• Access Restrictions: インターネット公開
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• Related Material: 研究報告ARC || 2006(62) || p43-48; SIG Technical Report (ARC) || 2006(62) || p43-48; http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html; http://www.ipsj.or.jp/
• Data Provider (Database): 国立情報学研究所 : 学術機関リポジトリデータベース（IRDB）（機関リポジトリ）; https://irdb.nii.ac.jp
• Original Data Provider (Database): 九州大学 : 九州大学学術情報リポジトリ

• Summary, etc.: 回路のクリティカルパスが常には活性化されないことに着目し,積極的にタイミング違反を利用してプロセッサの高速化や省電力化を図る方式を,われわれは検討してきた.残念ながら,これまで行ってきた評価は十分であるとは言えない.プロセッサ全体を評価する際には,回路遅延を配慮できていなかった.一方,回路遅延に配慮...