新世代ナノ集積回路のための多重複合型製造後調整の理論と設計

Material type: 文書・図像類

Author: 金子, 峰雄

Publisher: -

Publication date: 2018-06-04

Material Format: Digital

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NDC: -

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Note (General)：: 集積回路の製造ばらつきによる動作タイミング誤りや動作速度劣化の問題に対処するための，製造後個別チップに対するフリップフロップへのクロック到着時刻調整と基盤バイアス電圧調整による信号伝搬遅延量調整を連携させた多種複合的動作調整を提案し，チップ個別のポテンシャルを最大限引き出すための検査・調整量決定アル...

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Material Type: 文書・図像類
Title: 新世代ナノ集積回路のための多重複合型製造後調整の理論と設計
Author/Editor: 金子, 峰雄
Author Heading: 金子, 峰雄
Publication Date: 2018-06-04
Publication Date (W3CDTF): 2018-06-04
Alternative Title: Theory and Design of Post-Silicon Multi-Way Tuning for New Generation LSI Circuits
Periodical title: 科学研究費助成事業研究成果報告書
Pages: 1-4
Text Language Code: jpn
Subject Heading: クロック周波数
クロックスキュー
基盤バイアス
セットアップ条件・ホールド条件
高位合成
資源割り当て
最適化
Target Audience: 一般
Note (General): 集積回路の製造ばらつきによる動作タイミング誤りや動作速度劣化の問題に対処するための，製造後個別チップに対するフリップフロップへのクロック到着時刻調整と基盤バイアス電圧調整による信号伝搬遅延量調整を連携させた多種複合的動作調整を提案し，チップ個別のポテンシャルを最大限引き出すための検査・調整量決定アルゴリズム，製造後調整にて達成される最大性能を最大化するための回路設計最適化手法などの関連諸技術を開発し，製造ばらつきの下での製造歩留まり向上を達成した．：Timing failure and performance degradation due to process variations are serious problems for new-generation nano-technology Large Scale Integrated circuits (LSI). Proposed post-silicon multi-way tuning is the mixture of clock skew tuning and body-bias tuning for improving the performance yield of LSI. The results of this research include algorithms for finding the best set of tuning values, pre-silicon design optimizations of datapath circuits which aim to maximize the maximum performance achieved by post-silicon tuning.
基盤研究(C)（一般）
研究期間：2014～2017
課題番号：26420303
研究者番号：00185935
研究分野：集積回路理論
identifier:https://dspace.jaist.ac.jp/dspace/handle/10119/15389
Format (IMT): application/pdf
Source: https://dspace.jaist.ac.jp/dspace/bitstream/10119/15389/1/26420303seika.pdf
https://dspace.jaist.ac.jp/dspace/bitstream/10119/15389/1/26420303seika.pdf
Access Restrictions: 限定公開
Data Provider (Database): 国立情報学研究所 : 学術機関リポジトリデータベース（IRDB）（機関リポジトリ）
https://irdb.nii.ac.jp
Original Data Provider (Database): 北陸先端科学技術大学院大学 : JAIST学術研究成果リポジトリ