ブーリアンマッチングを利用したFPGAの深さ最小化マッピング手法について

• 資料種別: 文書・図像類
• タイトル: ブーリアンマッチングを利用したFPGAの深さ最小化マッピング手法について
• 著者・編者: 松永, 裕介
• 著者標目: 松永, 裕介
• 出版事項: 電子情報通信学会VLD研究会, CPS研究会
• 出版年月日等: 2002-01
• 出版年（W3CDTF）: 2002-01
• 並列タイトル等: On Delay Minimum Mapping Algorithm for FPGAs Using Boolean Matching
• タイトル（掲載誌）: 電子情報通信学会技術研究報告
• 巻号年月日等（掲載誌）: 5
• 掲載号: 5
• 掲載ページ: 121-128
• 本文の言語コード: jpn
• 件名標目: FPGA; テクノロジマッピング; 遅延最小化; 関数分解; 二分決定グラフ; technology mapping; delay minimization; functional decomposition; binary decision diagram
• 対象利用者: 一般
• オンライン閲覧公開範囲: インターネット公開
• 関連情報: 電子情報通信学会技術研究報告 || 2002(5) || p121-128; IEICE Technical Report || 2002(5) || p121-128; http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
• 連携機関・データベース: 国立情報学研究所 : 学術機関リポジトリデータベース（IRDB）（機関リポジトリ）; https://irdb.nii.ac.jp
• 提供元機関・データベース: 九州大学 : 九州大学学術情報リポジトリ

• 要約等: LUT型の FPGA は一つの基本ブロックで定められた入力数（通常4または5）以下の任意の論理関数を実現できるという特徴を持つ。そのため、従来は対象回路の論理関数を考慮せずに構造のみに注目したテクノロジマッピング手法が用いられてきた。ところが、実際の FPGA の基本ブロックの中には Xilinx ...