ブーリアンマッチングを利用したFPGAの深さ最小化マッピング手法について

• Material Type: 文書・図像類
• Title: ブーリアンマッチングを利用したFPGAの深さ最小化マッピング手法について
• Author/Editor: 松永, 裕介
• Author Heading: 松永, 裕介
• Publication, Distribution, etc.: 電子情報通信学会VLD研究会, CPS研究会
• Publication Date: 2002-01
• Publication Date (W3CDTF): 2002-01
• Alternative Title: On Delay Minimum Mapping Algorithm for FPGAs Using Boolean Matching
• Periodical title: 電子情報通信学会技術研究報告
• No. or year of volume/issue: 5
• Issue: 5
• Pages: 121-128
• Text Language Code: jpn
• Subject Heading: FPGA; テクノロジマッピング; 遅延最小化; 関数分解; 二分決定グラフ; technology mapping; delay minimization; functional decomposition; binary decision diagram
• Target Audience: 一般
• Access Restrictions: インターネット公開
• Related Material: 電子情報通信学会技術研究報告 || 2002(5) || p121-128; IEICE Technical Report || 2002(5) || p121-128; http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
• Data Provider (Database): 国立情報学研究所 : 学術機関リポジトリデータベース（IRDB）（機関リポジトリ）; https://irdb.nii.ac.jp
• Original Data Provider (Database): 九州大学 : 九州大学学術情報リポジトリ

• Summary, etc.: LUT型の FPGA は一つの基本ブロックで定められた入力数（通常4または5）以下の任意の論理関数を実現できるという特徴を持つ。そのため、従来は対象回路の論理関数を考慮せずに構造のみに注目したテクノロジマッピング手法が用いられてきた。ところが、実際の FPGA の基本ブロックの中には Xilinx ...