CMOS回路におけるタイミング歩留り最大化のためのゲートサイジング手法の提案

資料種別: 文書・図像類

著者: 坂本, 良太ほか

出版者: 電気情報通信学会

出版年: 2007-03

資料形態: デジタル

ページ数・大きさ等: -

NDC: -

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書誌情報

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デジタル

資料種別: 文書・図像類
タイトル: CMOS回路におけるタイミング歩留り最大化のためのゲートサイジング手法の提案
著者・編者: 坂本, 良太
室山, 真徳
石原, 亨
安浦, 寛人
著者標目: 坂本, 良太サカモト, リョウタ
室山, 真徳ムロヤマ, マサノリ
石原, 亨イシハラ, トオル
安浦, 寛人ヤスウラ, ヒロト
出版事項: 電気情報通信学会
出版年月日等: 2007-03
出版年（W3CDTF）: 2007-03
並列タイトル等: A Gate Sizing Technique for Maximizing Timing Yield of CMOS Circuits
タイトル（掲載誌）: 電子情報通信学会技術研究報告, VLD2006-208
掲載ページ: 67-72
本文の言語コード: jpn
件名標目: 遅延時間ばらつき
タイミング歩留り
CMOS 回路
ゲートサイジング
Delay Variation
Timing Yield
CMOS Circuits
Gate Sizing
対象利用者: 一般
記録形式（IMT）: application/pdf
一次資料へのリンクURL: ryota06_1.pdf
https://catalog.lib.kyushu-u.ac.jp/opac_download_md/6364/ryota06_1.pdf
オンライン閲覧公開範囲: インターネット公開
関連情報: 電子情報通信学会技術研究報告, VLD2006-208 || || p67-72
IEICE Technical Report, VLD2006-208 || || p67-72
http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
連携機関・データベース: 国立情報学研究所 : 学術機関リポジトリデータベース（IRDB）（機関リポジトリ）
https://irdb.nii.ac.jp
提供元機関・データベース: 九州大学 : 九州大学学術情報リポジトリ