並列タイトル等Measurements and Evaluations of Reliability Issues Caused by Gate Oxide Defects in Semiconductor Chips
一般注記type:Thesis
本学位論文は，半導体集積回路におけるゲート酸化膜中欠陥に起因するBTI (Bias Temperature Instability)，アンテナダメージ，RTN (Random Telegraph Noise)の信頼性問題を回路レベルで評価している．BTIは経年劣化現象の1つであり，時価経過に伴い集積回路素子の特性が劣化するため，対策が必須である．アンテナダメージは製造時におけるプラズマによる損傷であり，配線加工工程では避けられない問題である．RTNは特性が動的にランダムに変動する現象であり，モデル化と実測が重要である．これらの信頼性問題の評価をするために，リングオシレータを搭載したチップを試作し，実測評価を行った． NBTIの方がPBTIよりも影響が大きいことを利用した設計時の対策を提案し，NANDのみのリングオシレータにより対策することで，時間経過によって発振周波数が劣化しないことを確認した．動作時のBTI対策として発振停止時に逆方向基板バイアスを印加することを提案し，逆方向基板バイアスを1 V印加したときの発振周波数劣化率は0 Vのときと比べて約77%減少したことを実測により確認した． アンテナ比によるアンテナダメージの影響を検証し，設計ルール上限値以下では，アンテナ比によらず発振周波数は一定であったが，上限値を超えると，アンテナ比増加に伴って発振周波数が減少した．設計ルールの上限値であるアンテナ比500 と比べて，アンテナ比1,000での発振周波数は2.2%減少した．しきい値電圧の劣化傾向は通常のバルクと SOIで同じであるため，SOIでも同様の設計余裕を考慮するべきであるが，設計余裕をバルクと SOIで変える必要はないことを明らかにしている．配線層によるアンテナダメージの影響も評価し，PMOSでは，上層アンテナほど初期周波数が減少するが，NMOSではアンテナダメージにより発振周波数が増加し，上層アンテナほど減少することを実測により明らかにしている．CMOS 構造において，アンテナダメージによる周波数変動は，下層アンテナではPMOSとNMOSで相殺されるが，上層アンテナでは回路性能が悪化するため， 上層アンテナほど設計時にアンテナダメージの影響を考慮する必要がある． RTNを再現できるモデルの構築と測定回路の提案を行った．ゲート酸化膜欠陥のキャリア捕獲と放出による物理現象に基づいたモデルを構築し，そのモデルを用いて回路シミュレーションを行った．リングオシレータにおいて発振周波数の時間変化をシミュレーションした結果，発振周波数が時間にランダムに変動することを確認した．構築したRTNモデルは回路シミュレーションに適用可能であることを示した．抵抗素子を用いたNMOS のみ，またはPMOSのみのリングオシレータを設計し，それぞれのみのRTNを評価可能な測定回路を提案した．NMOSの方が約1.5倍RTNの影響が大きいことを実測で確認した．
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