A study on speedup of VLSI layout design by hierarchization and reuse

• 資料種別: 博士論文
• タイトル: A study on speedup of VLSI layout design by hierarchization and reuse
• 著者・編者: Zhonglin Wu [著]
• 著者標目: 呉, 中林 ゴ, チューリン
• 出版事項: [Zhonglin Wu]
• 出版年月日等: 2001
• 出版年（W3CDTF）: 2001
• 数量: 1冊
• 並列タイトル等: 階層化と再利用によるVLSIレイアウト設計の高速化に関する研究 カイソウカ ト サイリヨウ ニ ヨル VLSI レイアウト セッケイ ノ コウソクカ ニ カンスル ケンキュウ
• 授与機関名: 東京工業大学
• 授与年月日: 平成13年3月26日
• 授与年月日（W3CDTF）: 2001
• 報告番号: 甲第4677号
• 学位: 博士 (工学)
• 学位論文注記: 博士論文
• 出版地（国名コード）: JP
• 本文の言語コード: eng
• 著者別名: Wu, Zhonglin
• NDLC: UT51
• 一般注記: 博士論文
• 所蔵機関: 国立国会図書館
• 請求記号: UT51-2001-S164
• 連携機関・データベース: 国立国会図書館 : 国立国会図書館蔵書; https://ndlsearch.ndl.go.jp
• 書誌ID（NDLBibID）: 000000415492; http://id.ndl.go.jp/bib/000000415492
• 整理区分コード: 213

目次

論文目録

Contents

1 Introduction

1.1 Background

1.2 Motivation and Focus