A study on speedup of VLSI layout design by hierarchization and reuse

• Material Type: 博士論文
• Title: A study on speedup of VLSI layout design by hierarchization and reuse
• Author/Editor: Zhonglin Wu [著]
• Author Heading: 呉, 中林 ゴ, チューリン
• Publication, Distribution, etc.: [Zhonglin Wu]
• Publication Date: 2001
• Publication Date (W3CDTF): 2001
• Extent: 1冊
• Alternative Title: 階層化と再利用によるVLSIレイアウト設計の高速化に関する研究 カイソウカ ト サイリヨウ ニ ヨル VLSI レイアウト セッケイ ノ コウソクカ ニ カンスル ケンキュウ
• Degree grantor/type: 東京工業大学
• Date Granted: 平成13年3月26日
• Date Granted (W3CDTF): 2001
• Dissertation Number: 甲第4677号
• Degree Type: 博士 (工学)
• Note (Dissertation): 博士論文
• Place of Publication (Country Code): JP
• Text Language Code: eng
• Alias of Author: Wu, Zhonglin
• NDLC: UT51
• Note (General): 博士論文
• Holding library: 国立国会図書館
• Call No.: UT51-2001-S164
• Data Provider (Database): 国立国会図書館 : 国立国会図書館蔵書; https://ndlsearch.ndl.go.jp
• Bibliographic ID (NDL): 000000415492; http://id.ndl.go.jp/bib/000000415492
• Bibliographic Record Category (NDL): 213

Table of Contents

論文目録

Contents

1 Introduction

1.1 Background

1.2 Motivation and Focus