SystemVerilogによるモデリングと論理合成 = RTL Modeling and Logic Synthesis with SystemVerilog : ハードウェア記述言語による回路設計の基礎

• 資料種別: 図書
• ISBN: 978-4-320-12592-6
• タイトル: SystemVerilogによるモデリングと論理合成 : ハードウェア記述言語による回路設計の基礎
• タイトルよみ: システム ヴェリログ ニ ヨル モデリング ト ロンリ ゴウセイ
• 著者・編者: 篠塚一也 著
• 著者標目: 著者 ： 篠塚, 一也 シノズカ, カズヤ ( 001341346 )典拠
• 出版事項: 東京 : 共立出版 (出版)
• 出版年月日等: 2026.1
• 出版年（W3CDTF）: 2026
• 数量: 227p
• 大きさ: 26cm
• 並列タイトル等: RTL Modeling and Logic Synthesis with SystemVerilog ハードウェア キジュツ ゲンゴ ニ ヨル カイロ セッケイ ノ キソ; RTL Modeling and Logic Synthesis with SystemVerilog
• 出版地（国名コード）: JP
• 本文の言語コード: jpn
• 表現種別: テキスト
• 機器種別: 機器不用
• キャリア種別: 冊子
• 件名標目: 回路設計 カイロ セッケイ ( 01183221 )典拠; ハードウェア記述言語 ハードウェア キジュツ ゲンゴ ( 01183213 )典拠
• NDC10版: 549.3 : 電子工学
• NDLC: ND386
• 対象利用者: 一般
• 書誌注記: 文献あり 索引あり
• 入手条件・定価: 4600円
• 所蔵機関: 国立国会図書館
• 請求記号: ND386-R32
• 連携機関・データベース: 国立国会図書館 : 国立国会図書館蔵書; https://ndlsearch.ndl.go.jp
• 書誌ID（NDLBibID）: 034498083; http://id.ndl.go.jp/bib/034498083
• 全国書誌番号: 24217887
• トーハンMARC番号: 34826472
• 目録規則: 日本目録規則2018年版
• 整理区分コード: 111

• 要約等: 本書は、ハードウェア記述言語としてSystemVerilogを採用し回路設計をするために必要な基礎知識と技術を解説します。（提供元: 出版情報登録センター（JPRO））

目次

第1章　概要

1.1 ブール代数

1.1.1 ハンティントンの公準によるブール代数の定義

1.1.2 ブール代数の重要な性質

1.1.3 ブール代数の定理