SystemVerilogによるモデリングと論理合成 = RTL Modeling and Logic Synthesis with SystemVerilog : ハードウェア記述言語による回路設計の基礎

• Material Type: 図書
• ISBN: 978-4-320-12592-6
• Title: SystemVerilogによるモデリングと論理合成 : ハードウェア記述言語による回路設計の基礎
• Title Transcription: システム ヴェリログ ニ ヨル モデリング ト ロンリ ゴウセイ
• Author/Editor: 篠塚一也 著
• Author Heading: 著者 ： 篠塚, 一也 シノズカ, カズヤ ( 001341346 )Authorities
• Publication, Distribution, etc.: 東京 : 共立出版 (出版)
• Publication Date: 2026.1
• Publication Date (W3CDTF): 2026
• Extent: 227p
• Size: 26cm
• Alternative Title: RTL Modeling and Logic Synthesis with SystemVerilog ハードウェア キジュツ ゲンゴ ニ ヨル カイロ セッケイ ノ キソ; RTL Modeling and Logic Synthesis with SystemVerilog
• Place of Publication (Country Code): JP
• Text Language Code: jpn
• Content Type: テキスト
• Media Type: 機器不用
• Carrier Type: 冊子
• Subject Heading: 回路設計 カイロ セッケイ ( 01183221 )Authorities; ハードウェア記述言語 ハードウェア キジュツ ゲンゴ ( 01183213 )Authorities
• NDC 10th ed.: 549.3 : Electronic engineering
• NDLC: ND386
• Target Audience: 一般
• Note (Bibliography): 文献あり 索引あり
• Price: 4600円
• Holding library: 国立国会図書館
• Call No.: ND386-R32
• Data Provider (Database): 国立国会図書館 : 国立国会図書館蔵書; https://ndlsearch.ndl.go.jp
• Bibliographic ID (NDL): 034498083; http://id.ndl.go.jp/bib/034498083
• National Bibliography No. (JPNO): 24217887
• TOHAN MARC No.: 34826472
• Cataloging Rule: Nippon Cataloging Rules 2018 Edition
• Bibliographic Record Category (NDL): 111

• Summary, etc.: 本書は、ハードウェア記述言語としてSystemVerilogを採用し回路設計をするために必要な基礎知識と技術を解説します。(Provided by: 出版情報登録センター（JPRO）)

Table of Contents

第1章　概要

1.1 ブール代数

1.1.1 ハンティントンの公準によるブール代数の定義

1.1.2 ブール代数の重要な性質

1.1.3 ブール代数の定理