再収れん構造に着目したFPGA用ブーリアンマッチングの高速化手法について

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電子情報通信学会技術研究報告 || VLD2002-2(2002-5) || p7-12

IEICE Technical Report || VLD2002-2(2002-5) || p7-12

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Material Type: 文書・図像類
Title: 再収れん構造に着目したFPGA用ブーリアンマッチングの高速化手法について
Author/Editor: 松永, 裕介
Author Heading: 松永, 裕介
Publication, Distribution, etc.: 電子情報通信学会VLD研究会
Publication Date: 2002-05
Publication Date (W3CDTF): 2002-05
Alternative Title: On Acceleration of Boolean Matching for FPGAs Utilizing Structural Information
Periodical title: 電子情報通信学会技術研究報告
No. or year of volume/issue: VLD2002-2(2002-5)
Volume: VLD2002-2(2002-5)
Pages: 7-12
Text Language Code: jpn
Subject Heading: FPGA
テクノロジマッピング
ブーリアンマッチング
technology mapping
Boolean matching
Target Audience: 一般
Format (IMT): application/pdf
Source: matsunaga02_1.pdf
https://catalog.lib.kyushu-u.ac.jp/opac_download_md/3715/matsunaga02_1.pdf
Access Restrictions: インターネット公開
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IEICE Technical Report || VLD2002-2(2002-5) || p7-12
http://www.c.csce.kyushu-u.ac.jp/SOC/index_j.html
Data Provider (Database): 国立情報学研究所 : 学術機関リポジトリデータベース（IRDB）（機関リポジトリ）
https://irdb.nii.ac.jp
Original Data Provider (Database): 九州大学 : 九州大学学術情報リポジトリ