Design for multiple-valued logic networks and its fault tolerances

• Material Type: 博士論文
• Title: Design for multiple-valued logic networks and its fault tolerances
• Author/Editor: 長田康敬 [著]
• Author Heading: 長田, 康敬 ナガタ, ヤスノリ
• Alternative Title: 多値論理回路網の一設計手法とそのフォールトトレランスに関する研究 タチ ロンリ カイロモウ ノ イチ セッケイ シュホウ ト ソノ フォールト トレランス ニ カンスル ケンキュウ
• Degree grantor/type: 明治大学
• Date Granted: 平成8年3月25日
• Date Granted (W3CDTF): 1996
• Dissertation Number: 乙第231号
• Degree Type: 博士 (工学)
• Note (Dissertation): 博士論文
• Place of Publication (Country Code): JP
• NDLC: UT51
• Note (General): 博士論文
• Holding library: 国立国会図書館
• Call No.: UT51-96-C434
• Data Provider (Database): 国立国会図書館 : 国立国会図書館蔵書; https://ndlsearch.ndl.go.jp
• Bibliographic ID (NDL): 000000293926; http://id.ndl.go.jp/bib/000000293926
• Bibliographic Record Category (NDL): 213

Table of Contents

Contents

Introduction

I Multiple-Valued PLA's and Its Fault Tolerances

1 A Fault Model for Multiple-Valued PLA's and Its Equivalences

1.1 Introduction