Synthesis of globally delay insensitive locally timed asynchronous circuits from register transfer level descriptions

• Material Type: 博士論文
• Title: Synthesis of globally delay insensitive locally timed asynchronous circuits from register transfer level descriptions
• Author/Editor: Hiroshi Saito [著]
• Author Heading: 齋藤, 寛 サイトウ, ヒロシ
• Publication, Distribution, etc.: [Hiroshi Saito]
• Publication Date: 2003
• Publication Date (W3CDTF): 2003
• Extent: 1冊
• Alternative Title: レジスタ転送レベル記述から大域的に遅延非依存で局所的に時間を考慮した非同期回路の合成に関する研究 レジスタ テンソウ レベル キジュツ カラ タイイキテキ ニ チエン ヒイソン デ キョクショテキ ニ ジカン オ コウリョシタ ヒドウキ カイロ ノ ゴウセイ ニ カンスル ケンキュウ
• Degree grantor/type: 東京大学
• Date Granted: 平成15年3月28日
• Date Granted (W3CDTF): 2003
• Dissertation Number: 甲第18088号
• Degree Type: 博士 (工学)
• Note (Dissertation): 博士論文
• Place of Publication (Country Code): JP
• Text Language Code: eng
• NDLC: UT51
• Note (General): 博士論文
• Holding library: 国立国会図書館
• Call No.: UT51-2004-S598
• Data Provider (Database): 国立国会図書館 : 国立国会図書館蔵書; https://ndlsearch.ndl.go.jp
• Bibliographic ID (NDL): 000007707968; http://id.ndl.go.jp/bib/000007707968
• Bibliographic Record Category (NDL): 213